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06-16 14:30by
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任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式，老实说很晦涩，而且总能看到不同的版本，内容又不那么一致，为了彻底解决这个问题，我研究了一天，终于找到了一种很简单的解读办...
06-16 14:08by
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FPGA高级设计第一章之时序优化。
06-13 10:41by
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翻译《Advanced FPGA Design Architecture, Implementation, and Optimization》一书部分章节，不是因为舍不得花钱买已出版的翻译版本，只是...
06-13 10:37by
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提高FPGA可靠性的七点个人经验总结。
06-12 17:56by
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本文介绍了不同复位的优缺点，比如同步复位，异步复位以及同步化的异步复位。
06-12 16:35by
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最近同事做了一个FPGA板子，高低温下面一直出问题，找我帮忙解决，由于我的古道热肠，我也就答应了，于是答应晚上空闲的时候帮他弄。
06-12 14:46by
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我们用软件编程的时候，用到除法的时候，一个/这样的除号就搞定了。但是如果用硬件来实现除法，又是怎么样实现的了。
06-12 14:43by
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当我们需要最小化一个设计的面积的时候，我们需要执行相反的操作。也就是打破流水，让逻辑资源得到重复利用。该方法通常用于优化在各个流水阶段复制逻辑的高度流水化的设计。
06-12 14:40by
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速度优化之降低延迟。
06-12 14:14by
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本次设计有AS和JTAG模式下载。
06-12 14:08by
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CB可真够快的，竟然提前焊接好了。我利用上班午餐时间在公司悠悠然的焊接好FPGA，加上电源芯片，VGA驱动芯片，LCD1602等。
06-11 17:10by
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通过寄存器平衡来优化时序
06-11 16:16by
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记得很久以前，用单片机玩数码管的时候，我们用“%”和“/”将一个长长的数字一一分离出来逐个显示在数码管上。如今已不玩单片机很多年，想用Verilog打造一个数码管接口，用来实时显示一个“较长的”数字...
06-11 16:01by
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上次讲到了如何利用自制的除法器，来驱动数码管的基本方法，这次让他支持负数显示，并让其“动起来”做一个“倒计时器”。
06-11 15:55by
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这个实例我们来看看如何对设计进行时序优化。
06-11 15:54by
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我们可以将自己的模块定义添加某些parameter，并且可将parameter关联上某些值，比如上述程序中的引脚的位宽。然后通过defparam multiplexer.参数名，这种语法来例化出不同...
06-11 15:34by
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加个隔离，少好多风险借鉴了，有师傅带就是好。
06-11 14:08by
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