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文章内容为reggen总线时序转RAM时序。
07-21 08:55by
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核心板除了一颗昂贵的Cyclone III系列FPGA芯片外，电源、复位、时钟、JTAG一个不能少，本文详细介绍了FPGA核心板电路的构成。
07-18 16:50by
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本文介绍在FPGA设计中SDRAM电路的设计，对SDRAM的相关应用有很大的帮助。
07-18 16:40by
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可综合的语法是verilog可用语法里很小的一个子集，硬件设计的精髓就是力求用最简单的语句描述最复杂的硬件，这也正是硬件描述语言的本质。对于做RTL级设计来说，掌握好这些基本语法是很重要。
07-18 16:32by
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文章介绍了wire和reg的区别。
07-18 14:31by
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本人是个初学者，在网络上看了一些高手针对独立式按键消抖的verilog建模，为了练手在他们的基础上改编了按键的采样方式，请大家指点！
07-18 14:20by
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形式可以不同，其实实现逻辑是相同的，这也能看出了开发工具的强大的地方！
07-18 14:14by
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在一个FPGA项目设计之初，全局网络的建立至关重要，其中包括时钟网络和复位网络。而通常设计者对时钟网络的规划尤为小心，可却忽视了复位网络，这个复位跟时钟一样也是一个覆盖全局、高扇出的信号，如果处理不...
07-18 13:59by
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近期在用nios ii做项目时，发现一个奇怪的现象，在NIOS II EDS软件中编写好的代码，烧写到芯片中，第一次能够正常运行，但是当我按下板卡上的复位键之后，系统却卡死了，再也运行不起来，除非重...
07-18 13:43by
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在设计FPGA项目的时候，对时钟进行约束，但是因为算法或者硬件的原因，都使得时钟约束出现超差现象，接下来主要就是解决时钟超差问题，主要方法有以下几点。
07-15 13:56by
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verilog笔记。
07-10 13:54by
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总结了parameter的一些用法。
07-10 11:43by
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受时序控制的脉冲信号或时钟信号或其他信号的正确运用，对我们的设计非常有帮助。接下来，介绍下我总结的几种信号的产生。
07-07 10:07by
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task在综合的时候不能带有时序控制，它里面的变量都是局部变量，如果想用task持续的改变一个变量，需要在他的外部定义一个全局变量。
06-26 10:00by
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基于I2C总线的图像传感器配置在视频图像采集处理系统中非常普遍，本设计结合了FPGA 的可编程特性，采用模块化的方法设计方法完成了I2C 配置电路的设计，详细介绍了各个模块的设计流程和实现方式，最后...
06-19 14:44by
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这里我谈谈我的一些经验和大家分享，希望能对IC设计的新手有一定的帮助，能使得他们能少走一些弯路！
06-17 11:11by
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为了保证信号的稳定性，对于复位信号应该同步化，这个思想在工程项目中应该注意。
06-17 10:09by
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用了一个NC的port作为复位信号，呵呵！！！赶项目，问题解决！
06-16 15:18by
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