本规范的目的是提高书写代码的可读性、可修改性、可重用性，优化代码综合和仿真的结果，指导设计工程师使用VerilogHDL规范代码和优化电路，规范化可编程技术部的FPGA设计输入，从而做到：① 逻辑功能正确，②可快速仿真，③ 综合结果最优（如果是hardware model)，④可读性较好。
Verilog HDL设计与实战第26章 基于Qsys的自定义外设与指令
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至芯科技FPGA视频教程之verilog与vhdl
Verilog HDL设计与实战第1章 ModelSim仿真工具与Quartus II操作
第6讲：Verilog HDL语法三:有限状态机--华清远见
Verilog HDL设计与实战第6章 Verilog HDL的顺序语句
第4讲：Verilog HDL语法一常用语句--华清远见
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